Kartonaut

Mainboard rev B1 – KiCad-Projekt

Stand 2026-10-22. Schaltplan und Platine werden hier aus Code erzeugt, nicht von Hand gezeichnet. Die Quelle der Wahrheit ist circuit.py: Schaltplan, Platine und Prüfungen werden daraus abgeleitet. Die Vorgabe ist die Spezifikation ../README.md, Stand B1: rev B plus Review A1 bis A8 (../review_kicad_2026-10-21.md) und die Entscheidungen E1 bis E10 (../Komponenten_2026-10-22.md). Dieses Dokument beschreibt, wie das Projekt entstanden ist, was fertig ist, was offen ist und wo bewusst von der Spezifikation abgewichen wurde. Die Fertigerwahl steht in ../Fertiger_2026-10-21.md.

1. Stand auf einen Blick

Oben	Unten

Die Lagen einzeln: img/layers.pdf (F.Cu, In1 GND, In2, B.Cu Versorgung, Bestückungsdruck) und img/layer_*.png.

2. Werkzeuge

• KiCad 10.0.6. Die winget-Installation für alle Benutzer blieb an der Administrator-Abfrage hängen. Deshalb wurde der signierte Installer (KiCad Services Corp.) als Benutzerinstallation ausgeführt: /S /CurrentUser nach %LOCALAPPDATA%\Programs\KiCad\10.0. Die globalen Bibliothekstabellen (sym-lib-table, fp-lib-table) wurden aus dem Template nach %APPDATA%\kicad\10.0\ kopiert; das macht die GUI sonst beim ersten Start.
• easyeda2kicad (pip) für die Teile, die nicht in der KiCad-Bibliothek sind: LSM6DSV16X (C5267406, Symbol; der Footprint ist der des ICM-42688-P C1850418, gleiches Land-Pattern), BMP390 (C5124834), TPS63070RNMR (C109322) und E22-400T22S (C2903765). Symbol, Footprint und 3D-Modell kommen direkt aus der LCSC/EasyEDA-Datenbank, also genau die Footprints, mit denen JLC bestückt.
• Freerouting 2.5.0 als JAR mit einer portablen Temurin-25-JRE (Zip, keine Installation), beides unter %LOCALAPPDATA%\Programs\freerouting\, Prüfsummen kontrolliert. Die native freerouting-cli.exe derselben Version stürzt mit einem GraalVM-Fehler ab; die JAR braucht Java 25.
• CadQuery für zwei 3D-Modelle, die fehlen: Teensy 4.1 (vereinfacht, auf 8,5-mm-Sockeln) und XT30PW-M (die KiCad-Bibliothek nennt das Modell, liefert es aber nicht).
• Datenblätter für die eigenen Entscheidungen: TPS63070 (SLVSC58B: Pinbelegung, Teiler-Tabelle 4, Kondensatoren), ICM-42688-P (DS-000347) und LSM6DSV16X (AN5763 Tab. 1: Pins 9–11 offen, 2–3 an GND).

3. Aufbau und Ablauf

circuit.py          Schaltung als Daten: Bauteile, Werte, Footprints, LCSC-Nummern, Netze, Blätter, Blöcke, Netzklassen
build_lib.py        lib/mainboard.*: Teensy-Symbol, INA239-Symbol, Sockel-Footprint, Kelvin-Shunt-Footprint
                    R_2512_Kelvin, 3D-Modelle Teensy und XT30; Pin-Typen der LCSC-Symbole
gen_schematic.py    Projektdatei (JLC-Regeln, Netzklassen, ERC-Ausschlüsse), Wurzelblatt und 7 Unterblätter
check_design.py     Tor 1: Netzliste aus dem Schaltplan gegen die Pin-Tabelle der Spezifikation
gen_pcb.py          Platine: Umriss, Footprints, Platzierung, Flächen, Sperrflächen, Plane-Vias, DSN-Export, SES-Übernahme, Nachbesserung,
                    Bestückungsdruck (`gen_pcb.py silk`: nur der Druck, auf der gerouteten Platine)
logo.py             Kartonaut-Abzeichen als Polygone, für den Bestückungsdruck und docs/brand/*.svg
render.py           Lagenbilder zuschneiden und zusammenfügen, Renders auf die Platine zuschneiden
make.sh             ganze Kette: ./make.sh [sch|pcb|drc|img|fab]
fab.py              `./make.sh fab`: Bestelldateien für JLCPCB nach fab/ (Gerber/Bohrdaten als ZIP, BOM, CPL, FAB.md)
widen.py            verbreitert schmale Versorgungsstücke, soweit der DRC es zulässt (nach dem Handrouting)
add_parts.py        setzt neue Bauteile aus circuit.py an feste Positionen in die fertige Platine (Netze, Blattpfad, DNP),
                    räumt fremdes Kupfer unter ihren Pads weg; danach close_gaps.py / route_gaps.py
snapshot.py         schnelles Bild einzelner Lagen beim Entwickeln
gaps.py             die offenen Verbindungen aus out/drc.json: was, wo, wie weit; `gaps.py png` mit Bild je Häufung
close_gaps.py       `dump`: Geometrie der Platine und die offenen Verbindungen nach out/geom.json; `apply`: Ergebnis des
                    Gitter-Routers in die Platine (KiCad-Python)
route_gaps.py       Gitter-Router (System-Python mit numpy/scipy): A* auf 0,05 mm, F.Cu/In2 mit Vias, Rip-up von
                    Signalbahnen; `debug n` mit Bild und Kennzahlen je Lücke, `region x0 y0 x1 y1` reißt einen Bereich auf
lib/                lcsc.* (easyeda2kicad), mainboard.* (eigene)
out/                Schaltplan-PDF, ERC- und DRC-Bericht (alles andere dort ist Zwischenstand)
img/                Renders und Lagenbilder
fab/                Bestelldateien (ZIP, BOM, CPL, FAB.md); fab/gerber/ ist der ungepackte Zwischenstand

Neu erzeugen (Git Bash):

./make.sh

make.sh ruft kicad-cli aus der Bash auf und nicht aus Python. Aus der Microsoft-Store-Python gestartet, findet kicad-cli die globalen Bibliothekstabellen nicht, denn der App-Container der Store-Python verdeckt sie. Der ERC meldet dann 265 Bibliotheksfehler, und die Renders haben keine Modelle.

Warum Code statt GUI: Schaltung, Schaltplan und Platine können nicht auseinanderlaufen, jede Änderung ist ein Diff in circuit.py, und ERC, Netzlistenprüfung und DRC laufen auf Knopfdruck. Die Dateien lassen sich normal in KiCad öffnen. Sobald dort von Hand geroutet wird (§5.4), ist die Platinendatei die Quelle und ./make.sh pcb darf nicht mehr laufen. ./make.sh sch und ./make.sh drc bleiben nutzbar.

4. Schaltplan

Jedes Pin bekommt einen kurzen Draht und ein globales Netzlabel. So sind die Netznamen in Netzliste, Platine, Netzklassen und Spezifikation dieselben (VSERVO, nicht /Versorgung/VSERVO). Jedes Blatt ist in umrahmte Funktionsblöcke gegliedert. Die Blätter heißen Versorgung, Teensy, Sensorik, Funk, Aktoren, Pyro und Signal. Die UUIDs werden aus Blatt und Referenz berechnet und sind deshalb bei jedem Lauf gleich. PDF: out/mainboard_schematic.pdf.

5. Platine

5.1 Lagen

Die Spezifikation sah die Versorgungsflächen auf Lage 3 vor. B.Cu ist gleichwertig und trägt ohnehin keine Bauteile. In2 bleibt so als zweite Signallage frei; ohne sie war die Platine nicht zu entflechten. Jedes SMD-Pad von GND, GND_PWR und 5V_SYS bekommt ein eigenes Via zu seiner Fläche. Das Via sitzt nur dort, wo Pad und Via über dem eigenen Teil der Teilung liegen, außerhalb der Stromflächen (§5.4) und außerhalb der 5-mm-Zone um die IMU; nur die IMU und ihre Kondensatoren dürfen ihre eigenen Masse-Vias im Ring zwischen 2,6 und 5 mm setzen.

5.2 Netzklassen

Alles, was in der Klasse Strom wirklich Strom führt, ist keine Bahn, sondern eine Kupferfläche (§5.4), ebenso VSYS_IN am TPS63070. Was Freerouting an diese Netze noch anschließt, sind Messteiler, Gate-Widerstände, Abblockkondensatoren und Testpunkte. export_dsn gibt der Klasse Strom deshalb für den Router 0,5 mm statt 1,0 mm und (use_layer F.Cu) (A6); an 0603-Pads und durch die engen Kanäle kam eine 1-mm-Bahn nicht.

JLC-Regeln im Projekt: 0,127 mm Abstand, Bahn mindestens 0,09 mm (Freerouting verjüngt an Pins auf 0,10 bis 0,12 mm), Via 0,45/0,2 mm, 0,2 mm zum Rand.

5.3 Platzierung

Stecker, ICs, die Kette des 2S-Pfads, Elkos und die Pyro-Spalten sind fest gesetzt (ANCHORS, EDGE, PYRO_COLS in gen_pcb.py). Die übrigen Teile setzt eine gierige Suche je Funktionsblock in dessen Region an das Pad, mit dem sie ein Netz teilen, mit 0,35 mm Abstand für Routingkanäle. Abblockkondensatoren gehören über OWNERS fest zu ihrem IC. Findet ein Teil in seiner Region keinen Platz, sucht es auf der ganzen Platine möglichst nah an seinem Partner und wird gemeldet (heute JP2, R26 und die drei kleinen Kondensatoren des DRV8833, alle innerhalb weniger Millimeter). Die Flächen der Strompfade (§5.4) bleiben für andere Teile gesperrt.

Gemessene Regeln:

• IMU genau auf der Rollachse unter dem Teensy; Pin 1 des LGA-14 liegt zur TVC-Seite links (Footprint des ICM-42688-P, gegen DS-000347 geprüft; der LSM6DSV16X sitzt seit 23.10. auf demselben Land-Pattern, seine Achsenlage zur Platine ist in der Firmware zu setzen). Im Radius 5 mm keine fremden Vias und keine In2-Bahnen, unter dem Chip gar keine Vias (B16).
• LoRa-Modul im linken Streifen, Antennenseite zur Spitze, 0,5 mm vom Rand (B17).
• Buck-Boost und Spule mehr als 25 mm von der IMU; L1 und L2 gehen ohne Kreuzung an ihre Pins.
• SD- und USB-Freiraum gilt nur für hohe THT-Teile. Karte und Stecker sitzen auf Teensy-Höhe, flache SMD-Teile dürfen darunter.

5.4 Strompfade als Flächen (Review A6 bis A8, B13)

Der 2S-Pfad wird nicht dem Autorouter überlassen. CORRIDORS in gen_pcb.py beschreibt ihn als Wegpunkte zwischen Pads; der Generator macht daraus je Netz eine F.Cu-Fläche:

Zwei Eigenheiten von Freerouting waren dafür zu umgehen. Erstens liest es eine Fläche als ihren bloßen Umriss, ohne die Aussparungen um fremde Pads; carve_corridors füllt die Flächen deshalb vor dem Export und übernimmt die gefüllte Form als Umriss. Zweitens ist eine Kupferfläche auf einer Signallage für fremde Netze kein Hindernis: Freerouting hat Signale quer durch die Flächen gelegt, und beim Füllen zerfielen sie in Inseln. Jede Fläche bekommt deshalb für den Routinglauf eine deckungsgleiche Sperrfläche für Bahnen und Vias; bei den breiten Netzen (VBAT_PROT, VBAT_ARMED, VSERVO) ist sie 0,6 mm kleiner, damit die 1-mm-Stiche des eigenen Netzes am Rand andocken. gen_pcb.py patch löscht diese Sperrflächen am Ende. Der Pyro-Rückstrom läuft über die GND_PWR-Fläche auf B.Cu direkt unter den Schienen.

5.5 Routing und was offen ist

Freerouting entflechtet den Großteil. Die Kette (route in make.sh) hat seit dem 22.10. abends diese Form:

1. gen_pcb.py dsn exportiert die platzierte Platine. Alles, was schon auf der Platine liegt, ist für den Router fix (im ersten Lauf die 124 Plane-Vias mit ihren Stummeln, in den Nachläufen die ganze Verdrahtung); In1 und B.Cu sind Power-Lagen, die Klasse Strom bleibt auf F.Cu. Das 5-mm-Via-Verbot um die IMU ist ein Polygon mit Löchern um die eigenen Masse-Vias der IMU; als volle Scheibe meldete Freerouting sie bei jedem Lauf als 22 „unfixable violations“ (jetzt 12, alle an den Sperrflächen des LoRa-Moduls).
2. Der Hauptlauf hält von selbst an, wenn sich der Score zehn Pässe lang nicht verbessert hat (28 bis 40 Pässe, 13 bis 17 Minuten).
3. gen_pcb.py ses übernimmt die Session durch Zusammenführen, nicht durch Ersetzen: KiCads SES-Import löscht die vorhandene Verdrahtung, und Freerouting schreibt fixe Elemente nicht in die Session. Danach kommen die GND-Füllungen auf F.Cu und In2 dazu.
4. Zwei Nachläufe mit je vier Pässen routen nur das Offene und werden zusammengeführt. Mit 100 Pässen kreisten sie zehn Minuten lang zwischen denselben drei Zuständen; der erste Pass war immer der beste.
5. gen_pcb.py patch schließt Lücken mit dem Abstand der Platinenregel (0,2 mm; mit 0,13 mm entstanden DRC-Fehler): erst mit einem geraden Stummel auf einer Lage, dann über In2 mit zwei Vias (nicht für die Klasse Strom, nicht in der IMU-Zone, nicht durch fremde Stromflächen). Danach löscht es die Sperrflächen aus §5.4.

Ein ganzer Lauf dauert damit etwa 25 Minuten statt 40. Was Freerouting am Ende als „unrouted“ zählt (80 bis 90), ist nicht das Maß: rund 55 davon sind die Pads, die schon über Stummel und Via an ihrer Fläche hängen. Freerouting kennt die Flächen auf den Power-Lagen nicht als Verbindung, legt für diese Pads in seiner Fanout-Stufe eigene Vias und zählt sie dann als offen. Zwei Auswege wurden am 22.10. ausprobiert und verworfen: In1 und B.Cu als Signallagen unter einer Bahnensperre (668 Abstandsverletzungen, jedes fremde Via gegen die GND-Fläche) und die schon angebundenen Pads aus der Netzliste nehmen (146 Verletzungen, fixe Stummel gegen netzlose Pads). Das Maß ist der KiCad-DRC.

Drei Läufe am 22.10. abends endeten bei 25, 27 und 28 offenen Verbindungen, acht Läufe davor zwischen 26 und 35; die Liste ist von Lauf zu Lauf fast dieselbe. Die Platine ist gegenüber rev B um 32 Teile und vier Stromflächen dichter.

Skript-Routing der Reste (23.10. nachts): close_gaps.py dump schreibt die Geometrie der Platine und die offenen Verbindungen des DRC nach out/geom.json; route_gaps.py (System-Python mit numpy/scipy) rastert alles Kupfer mit 0,05 mm und sucht je Lücke mit A* einen Weg auf F.Cu und In2 mit Vias (Klasse Strom nur F.Cu, Versorgungsflächen-Netze auch B.Cu), Abstand nach Netzklasse, Sperrflächen und 5-mm-IMU-Zone beachtet; ein Endpunkt ist das ganze zusammenhängende Kupferstück (Pad, Stummel, Via). Wo ein Pin eingekesselt ist, reißt es Signalbahnen auf, routet und legt die aufgerissenen Netze neu; klappt das nicht, wird alles zurückgesetzt. close_gaps.py apply übernimmt das Ergebnis, dann ./make.sh drc. So gingen sechs der 27 zu, mit 0 DRC-Fehlern. Die übrigen 21 liegen in drei Häufungen, in denen das Aufreißen nicht konvergiert: um den DRV8833 mit der VSERVO-Schiene, um J_STACK mit CS-Decoder und Analogmux, und um den Shunt mit der 2S-Kette. Ein Versuch, den ganzen Bereich x 120..154 / y 85..133 aufzureißen und neu zu verlegen (route_gaps.py region), schloss zwar alle Lücken dort, ließ aber 24 Signalnetze offen: dafür braucht es einen echten Autorouter mit Schieben, also KiCads interaktiven Router.

Stand 23.10.2026 nachmittags: 0 offene Verbindungen, 0 DRC-Fehler, 0 Abweichungen vom Schaltplan. Der Weg dahin:

1. Von Hand (KiCad, Schiebe-Router) und per Skript gingen vom alten Stand 7 der 21 zu (Commit 93a348c). Die übrigen 14 lagen nicht an Enge, sondern an der Platzierung: VBAT_PROT von Q6 zum Shunt musste F1/VBAT2_F und die VSERVO-Schiene kreuzen, C36/C38 saßen 8 bis 14 mm vom DRV8833 entfernt (U7_VINT lief 45 mm über die Platine), J15 Pin 5/6 und J18 hatten keinen Strompfad.
2. Generator korrigiert (gen_pcb.py, Commit 80559dd):
   • add_corridor_spines(): in jedem Strompfad eine 0,2 mm breite Sperrfläche auf der Mittellinie (keine Bahnen, keine Vias). Die geschrumpfte Sperre aus carve_corridors() verschwand bei Pfaden unter 1,4 mm, und Freerouting schnitt sie durch (LORA_M0 und der R2-Abgriff durch VBAT_PROT über F1, 3V3 durch den VM-Stich des DRV8833). Wie die alten Sperren heißen sie „… frei halten“ und werden nach dem Routen gelöscht.
   • Q6 0,8 mm nach rechts, festes Via für sein Gate (ESCAPES); R2 und R4 fest unter Q6 mit eigenen VBAT2_F-Pfaden; J18 mit eigenem VBAT2_RAW-Pfad zum XT30; VSERVO-Schiene bis v 74 und weiter unter J4 durch zu J_STACK Pin 5/6.
   • C35, C36, C37, C38 fest an U7 bzw. an der VSERVO-Schiene (ANCHORS).
   • Ergebnis ./make.sh pcb: 18 offen, alle schweren Fälle von vorher verbunden.
3. Nacharbeit der 18 (Commits 4018f02 bis e9c7124): Gitter-Router mit B.Cu für Signale (Signale dürfen kurz durch die Versorgungsflächen auf B.Cu, Freigabe 23.10.; Strom-Netze bleiben F.Cu ohne Via) und Einzelkorrekturen: GND-Vias an U6 Pin 7 und U2 Pin 15; PYRO3_SENSE ein Stück über In2, damit PYRO3_NEG Q8 → D5 direkt geht; PYRO4: VBAT_ARMED-Abgriff zu R28 rechts um D6 herum, R44 um 180° gedreht; DRV8833: ISEN-Pins 3 und 6 direkt ans Wärmepad (statt über eigene Vias links), MOT_A über zwei Vias und B.Cu zu J8.1, MOT_B über ein Via und B.Cu zu J8.2; LoRa: Fanout-Via von TXD versetzt, damit RXD eins bekommt.

B.Cu-Stücke von Signalen (Schlitze in den Versorgungsflächen; der DRC meldet keine zerfallene Fläche): VBAT1_SENSE 10,9 mm, U7_VINT 12 mm (statt 45 mm über In2) im alten Stand; im jetzigen Stand CS_EXT2 16 mm in drei Stücken unter dem Teensy, LORA_RXD 6,3 mm entlang der LoRa-Pinreihe, MOT_A 7 mm und MOT_B 5,6 mm unter dem DRV8833, 5V_SYS 1,6 mm. LORA_RXD ist 73 mm lang (Luftlinie 38 mm), CS_EXT2 37 mm, PYRO2_SENSE 41 mm. Seit dem SPI0-Umbau (24.10.) zusätzlich SPI0_MOSI 6,0 mm, SPI0_MISO 13,3 mm (vier Stücke), LORA_M0 19,4 mm, PYRO3_FIRE 12,2 mm, PWM_EXT 17,6 mm, MOT_NSLEEP 2,7 mm (Tabelle unten).

SPI0-Umbau (E11, 23./24.10.): Nach dem Umhängen von J_STACK Pin 7–9 auf SPI0 und dem Verlegen von nSLEEP, PYRO3_FIRE, PWM_EXT und LORA_M0 waren sieben Verbindungen offen. Vier automatische Anläufe schlossen keine davon (Gitter-Router mit Rip-up; Freerouting mit fester Verkabelung; Freerouting über die aufgerissene Region x 100–146 / y 88–141, danach 14 offene Signale und zerschnittene Versorgungsflächen, verworfen; Freerouting mit beweglichen statt festen Bahnen der Region, nichts bewegt). Geschlossen wurden sie in einer eigenen Sitzung (24.10.) mit einem Planer, der B.Cu nur dort nimmt, wo es nicht anders geht, danach begradigt; keine fremde Bahn und kein Bauteil wurde dafür bewegt, nur die Reststummel der entfernten SPI1-Äste gelöscht. Freigabe für B.Cu-Stücke der Signale: Jan, 24.10.

SPI0_MISO ist mit 114 mm und 16 Vias die längste Signalbahn der Platine; der SPI0-Takt zur Zusatzplatine bleibt deshalb bei höchstens 8 MHz (Firmware). Die Stücke auf B.Cu liegen als Schlitze von 2,5 bis 12 mm in der 5V_SYS-Fläche unter dem Teensy und in der GND_PWR-Fläche rechts daneben; beide Flächen bleiben zusammenhängend, der DRC meldet keine zerfallene Fläche. Dazu kamen beim IMU-Tausch (E12) die geöffneten Pads 9–11 des LSM6DSV16X: ihre GND-Stummel zu den Vias bei x 130 entfielen, die Massepads 2/3/6/7 hängen jetzt über Pad 7 an C26 (GND-Bahn 0,2 mm auf F.Cu), dafür läuft 3V3_SENS von Pad 5 über C26 und C28 nach unten zu Pad 8 statt quer unter dem Chip. AN5763 Tab. 1 bestätigt die Beschaltung: Pins 2/3 an GND, Pin 9 (INT2) ist ein Ausgang, Pins 10/11 „Vdd_IO oder offen“.

Die Platinendatei ist wieder die Quelle: ein neuer ./make.sh pcb erzeugt eine andere Restliste und löscht die Nacharbeit. Werkzeuge der Nacharbeit (Planer mit B.Cu, Kupfer-Bilder, Abstandsprüfung, Bearbeitung per JSON) lagen im Sitzungsordner, nicht im Repository; die Klick-für-Klick-Anleitung für KiCad steht in HANDROUTING_KLICKS.md.

Breiten der Versorgung nach dem Handrouting (23.10., widen.py): Das Skript setzt jedes Stück der Versorgungsnetze unter 0,25 mm und alle Stücke von MOT_A/MOT_B auf 0,6 / 0,4 / 0,3 mm, soweit der DRC es zulässt. Ergebnis: VSYS_IN 0,6 mm durchgehend (A7 erfüllt), MOT_A und MOT_B 0,6 mm, an den DRV8833-Pins 0,4; der 5V_SYS-Zweig zum LDO 3V3_EXP 0,4 mm auf In2 und 0,3 an U14; der GND_PWR-Stich zu J_SW 0,6 mm. Nicht breiter zu bekommen: das 1,9-mm-Stück GND_PWR am DRV8833 Pin 13 (0,15 mm, x 144,5 / y 114,9); der Rückstrom der Brücke läuft hauptsächlich über das Wärmepad mit seinen Vias, das Stück ist ein Reviewpunkt. MOT_A und MOT_B laufen über zwei Vias auf B.Cu zum Motorstecker J8 und schneiden dort die GND_PWR-Fläche an (Reviewpunkt).

Zusatzsensoren (23.10.): Magnetometer, SHT40 und der DNP-ADXL375 wurden nach dem Handrouting mit add_parts.py gesetzt und ihre Leitungen mit dem Skript-Router gezogen (I²C vom Qwiic-Stecker zur Spitze, 3V3 vom nächsten Zweig, Masse-Vias in die neuen Inseln der GND-Füllung). Danach DRC 0/0, Parität 0.

Gemessen mit ../review_check_layout.py: kein 2S-Netz auf In2 (A6); im Umkreis von 5 mm um die IMU nur deren eigene Masse-Vias, keine In2-Bahnen (B16); die Sense-Netze berühren nur die Sense-Pads des Shunts (A5).

5.6 Bestückungsdruck

add_silk in gen_pcb.py setzt den ganzen Druck; gen_pcb.py silk macht nur diesen Schritt auf der gerouteten Platine (Bauteile, Bahnen und Flächen bleiben). Regeln nach JLC: 1,0 mm Schrift, 0,15 mm Strich, nur 0° und 90°. Jeder Text sucht sich einen Platz rund um sein Bauteil, der frei ist von offenen Pads, Bauteilumrissen, fremden Courtyards, dem Rand und schon gesetztem Text. Findet er keinen, bleibt die Referenz nur auf F.Fab; das Skript listet sie. Auf der dichteren B1-Platine sind das 27 Referenzen (unter anderem J2, J8, J10, J13, J15, J17, U2, U3, U5, U6, U8, U12 bis U15, die Pyro-FETs und drei Testpunkte) und das kleine Abzeichen der Vorderseite. Die Steckernamen (LABELS) stehen fast alle.

• Vorderseite: Stecker mit Kurznamen (LABELS: ARM, PYRO1, YAW …) statt J-Nummer, Referenzen der ICs, Transistoren, LEDs und Jumper, Testpunkte mit Netznamen (TP_LABELS), IMU-Achsen und JLCJLCJLCJLC unter dem Teensy, ein kleines Abzeichen (6 mm) an der ersten freien Stelle.
• Rückseite: Abzeichen 20 mm mit „KARTONAUT“ und „MAINBOARD REV B1“, Datum, Steckerbelegung (PINOUT, Pin 1 zuerst, Wortzahl gegen circuit.py geprüft) in ein oder zwei Blöcken.
• Lötstopp blau: MASK_COLOR, als Stackup JLC04161H-7628 ins Board geschrieben (set_stackup); die Renders nutzen die Stackup-Farben.

Der DRC meldet 17 Druckwarnungen, alle aus Footprint-Grafik (Teensy-Umriss über den Randpads des LoRa-Moduls, Umriss-Kreuzungen); JLC schneidet den Druck über Pads weg.

6. Entscheidungen, die die Spezifikation offen ließ oder die von ihr abweichen

7. Referenzen ↔ Namen der Spezifikation

8. Nächste Schritte

1. Offene Verbindungen schließen: erledigt 23.10., 0 offen, 0 DRC-Fehler (§5.5). Ab hier ist die Platinendatei die Quelle; ./make.sh pcb nicht mehr laufen lassen.
2. ../review_check_layout.py: 23.10. ohne Befund (kein 2S-Netz auf In2, im IMU-Umfeld nur die fünf GND-Vias, Sense-Netze nur am Shunt, Strom-Netze nur F.Cu ohne Via).
3. Review mit dem Kollegen anhand von Schaltplan-PDF, img/layers.pdf und Design Guide (Tor 1 und 2 in ../ORDER.md). Besonders: Breite und Lage der Strompfade, Masseführung um den Sternpunkt, Abstand LoRa ↔ IMU, der Anlauf des TPS63070 mit 940 µF hinter D1.
4. 1:1-Papierausdruck mit Teensy und Steckern in den Kuppler halten; Kabelwege zum Schalterbrett an Luke B (J_SW, J_CHG1, J_CHG2) und zum Schlüsselschalter (J_ARM) prüfen.
5. Fertigungsdaten: ./make.sh fab erzeugt seit 23.10. Gerber, Bohrdaten, BOM und CPL im JLC-Format nach fab/ (Übersicht in fab/FAB.md); DNP-Teile (Pyro 3/4, zweites BMP390) sind ausgeschlossen. Vor dem Upload nach jeder Änderung an der Platine neu erzeugen. LCSC-Nummern der Passiven, des SN74LV1T34, des 74HC138/4051, der Polymer- Elkos und der Polyfuses ergänzen. INA239 bei DigiKey bestellen. Fertiger nach ../Fertiger_2026-10-21.md.
6. 26.10.: Reviewpunkte B1–B3 eingearbeitet (../Review_Bewertung_2026-10-26.md §5): VSYS_IN 0,6 mm auf F.Cu und 1,2 mm auf In2 (0,78 mm auf den 0,9 mm am Via), Stich zu D1 0,6 mm, Zone „VSERVO Stich DRV8833 VM“; make.sh sch exportiert jetzt auch out/mainboard.net. DRC 0 Fehler, fab/ und img/ neu.
7. Datenblatt ../datasheet/MS-MB-B.tex auf B1 umschreiben: erledigt 26.10. (Version 0.2, Bestellfassung; Abbildungen aus ../figures.py und ../outline.py ebenfalls auf B1). Offen: der Design Guide docs/DesignGuide_Mainboard_revB.md im Text.