ESC

自作BLDC ESC v0.1 パーツ構成

作成日: 2026-05-13
目的: dsPIC33CDVC256MP506 を中心にした小型BLDCモータードライバ基板の初期設計メモ

1. 基本方針

2. 採用パーツ一覧

3. MCU

採用部品

• Microchip dsPIC33CDVC256MP506

採用理由

• 高分解能PWM
• 3相MOSFETゲートドライバ内蔵
• CAN FDトランシーバ内蔵
• 高速ADC
• モータ制御向けDSP
• 内蔵3.3V VREGあり
• 内蔵OPAMPあり

4. パワーステージ

MOSFET

• TI CSD88599Q5DC ×3

方針

• 60V耐圧
• 三相ハーフブリッジ構成
• 6S LiPo評価に余裕を持たせる
• ゲート駆動は10〜12V想定
• 20Vゲート駆動の常用は避ける

12.5A連続時の暫定熱評価

CSD88599Q5DCの主なデータシート値:

• RDS(on): 1.7mΩ typ / 2.1mΩ max（VGS=10V、ID=30A、TJ=25°C）
• RθJA: 50°C/W（1in²・2oz銅箔）/ 125°C/W（最小銅箔）
• 許容接合温度: 150°C
• TI公称損失: 30A時3.0W（TJ=25°C）/ 3.4W（TJ=125°C、36V、20kHz、Duty 50%）

12.5Aで、125°C付近のRDS(on)を25°C最大値の約1.5倍 （約3.15mΩ）として安全側に見積もる。

P_{cond,FET} = I^2 R_{DS(on)}
             = 12.5^2 \times 3.15m
             \approx 0.49W

6-step駆動では常時2相が通電するため、導通損失だけなら 同時に導通する2素子の合計は約0.98Wが目安となる。 PWMスイッチング損失、デッドタイム中のボディダイオード損失、 逆回復、配線損失を加え、実機では以下を暫定レンジとする。

熱抵抗から見た1パワーブロックの温度上昇目安:

したがって、12.5A連続は十分な銅箔面積とサーマルビアを設ければ 成立する可能性が高い。一方、最小パッド相当では周囲温度や筐体条件に よって接合温度が高くなるため不可とする。

現時点のPCBは4層配線、銅箔ゾーン、Power Block周辺のサーマルビアまで 反映済み。ただし、12.5A連続の最終保証には実基板での温度上昇、筐体内温度、 PWM条件、回生時オーバーシュートを含む評価が必要である。

暫定設計条件

• PWM周波数: 20kHzを初期評価条件とする
• 12.5A連続試験開始時はMOSFETケース温度を監視する
• ケース温度100°Cをソフトウェア電流制限開始の暫定上限とする
• ケース温度110°Cで停止する暫定保護を設ける
• 各Power BlockのVIN/PGND/SWへ広い銅箔を確保する
• 熱拡散用ビアを複数配置し、裏面銅箔へ接続する
• 6S評価では回生・配線インダクタンスによるVDSオーバーシュートを重点確認する
• 初回試験では相ノードとVBATを差動プローブで観測する

参考:

• TI CSD88599Q5DC製品ページ
• TI CSD88599Q5DCデータシート

5. 電源構成

VBAT 2S〜6S
 ├─ dsPIC HVDD / MOSFET Gate Driver Supply
 └─ TPS542025
      └─ 5V
          ├─ CAN_VDD
          ├─ LEDなど
          └─ 必要なら外部LDO → 3.3V

Buck

• TI TPS542025
• 5V生成用
• 2S〜6S LiPo入力から5Vを生成

3.3V

初期方針:

dsPIC内蔵VREGを使用

将来方針:

外部LDOフットプリントだけ用意しておく

6. 電流検出

v0.1 実装

ハイサイドシャント 2mΩ ×3
INA293A2 ×3
dsPIC ADCへ入力

シャント抵抗

• SEI Stackpole CSSK0612FT2L00
• 2mΩ
• 1W
• Kelvin端子
• 1%

電流検出アンプ

• TI INA293A2
• ゲイン: 50V/V想定
• ハイサイド検出対応

電流検出計算

V_{shunt} = I \times R

P_{shunt} = I^2R

注意

30Aでは1Wシャントを超えるため、連続運用は想定しない。
初期目標は常用12A級、短時間20A級。

7. ローサイド電流検出 未実装枠

ローサイドシャント 2mΩ ×3
OPA607-Q1 ×3

目的

• 将来の比較検証
• FOC実験
• ローサイド3シャント方式への変更
• 電流波形解析

方針

v0.1では未実装。
電流経路が切れないように、未実装時のジャンパ/0Ω抵抗構成を検討する。

8. 入力保護

採用品

• TI TPS48111-Q1
• 3.5V〜80V動作、100V絶対最大の外付けMOSFET型eFuseコントローラ
• 6S LiPo満充電25.2Vに対して十分な入力電圧余裕を確保する
• TPS25990など16V系のFET内蔵eFuseは6S入力に対応できないため不採用

構成案

VBAT+
 → TVS
 → 1.5mΩ電流検出シャント
 → TPS48111-Q1 + 60V Nch MOSFET ×2（バック・ツー・バック）
 → プリチャージ経路
 → バルクコンデンサ
 → ESC本体

目的

• 逆接保護
• サージ吸収
• 過電流時の保護
• 実験時の事故低減

暫定保護条件

回路図初期定数:

旧F1、IC4（LM74610-Q1）、Q1はDNP・基板非搭載へ変更した。

1.5mΩシャントの損失は12.5Aで約0.234W、20Aで約0.6Wとなる。 FETをCSD18536KTT（25°C代表1.6mΩ）2個とした場合、FET導通損失は 12.5Aで約0.50W、20Aで約1.28W。高温時のRDS(on)増加を含め、 eFuse経路全体では12.5A連続で約1Wを熱設計の初期目標とする。

TPS48111-Q1のプリチャージ機能を使い、バルクコンデンサ充電中に メインFETが線形領域で長時間動作しない構成とする。プリチャージ抵抗、 IWRN、ISCP、TMR、BSTの最終定数は実装する総バルク容量とMOSFETの SOAを確定後、TIの設計計算式で決定する。

9. CAN周辺

基本方針

dsPIC33CDVC256MP506 の内蔵CAN FDトランシーバを使用。

外付け部品

コモンモードチョークはv0.1ではDNPとし、CANH/CANLを直結する。 旧120Ω終端、旧ジャンパ、個別TVSもDNPとする。

スプリット終端:

CANH ─ 60Ω ─ SW2A ┐
                   ├─ TERM_CENTER ─ 4.7nF ─ CAN_VSS
CANL ─ 60Ω ─ SW2B ┘

SW2A/SW2Bは同一DPSTスイッチの機械連動接点とする。 実装はC&K JS202011JCQNのDPDTスライドスイッチをDPSTとして使用し、 各極の共通端子と片側接点だけを接続する。未使用接点は無接続とする。 ESDCAN05-2BWYはSOT-323で、pin 1=CANH、pin 2=CAN_VSS、 pin 3=CANLとして使用する。

CAN ID

4bit DIPスイッチ
ID: 0〜15

10. デバッグLED

LED電流

1〜2mA程度

11. コネクタ

12. 基板設計方針

機能ブロック・熱優先配置

2026-08-21時点で、電力の流れを左から右へ追える配置へ更新した。

左基板端                                                右基板端
VBAT入力 → TVS → eFuse → バルク容量 → DCDC → dsPIC → 3相Power Block → Motor

• Power Block間は縦20mmピッチとし、各相に独立した熱拡散領域を確保する
• IC1〜IC3はPHASEパッドがJ1側、PGND/VINパッドがシャント側を向くよう180°配置する
• PHASE_U/V/Wはパッケージ直後を1.0mmネック、IC外からJ1まで3.0mmで配線する
• シャントからPower BlockのVIN側までを各相の横レーンとして短くする
• INA293はシャントのKelvin配線を短く保ちつつ、SWノードから離す
• モータ端子J1はPower Block列の右側辺に配置する
• MOS温度検出TH2はPower Block列中央付近、(148, 100) mmに配置する
• 入力コネクタ、eFuse、TVSは左側の入力保護領域へ分離する
• J6は横型ソケット、J7は横型オスヘッダ、J2/J5は横型JST-XAとし、ケーブルを基板面と平行に抜く
• J2、J5、J7を含む全フットプリント外形がEdge.Cuts内に入ることをスクリプトで確認する
• J2/J5は左辺の横型JST列、J7は左下の横型ソケットとし、すべて差込口を左外向きにする
• SW1は90°回転し、下辺方向の占有幅を減らす
• LED D1〜D5は表面下辺に並べ、対応する直列抵抗R1/R2/R6/R7/R8は同一X座標の裏面y=127mmへ配置する。LEDカソードとは各1本の0.5/0.3mmビアで局所接続する
• Power Block直下・周囲へPGND/VIN熱拡散銅箔とサーマルビアを設ける
• SW銅箔は放熱面積を確保しつつ、EMI低減のため必要以上に広げない
• 表裏両面を配線に使用する。ただし裏面のPower Block、eFuse、シャント直下は熱拡散銅箔を優先する
• MOSFET/シャント/eFuse周辺の0.10mmレーザーマイクロビアはvia-in-pad充填・銅キャップを指定し、電流遷移と放熱を兼用する
• 保護後VBATは裏面3.0mm主幹で3相へ分配し、各シャント入力へ2本のビアで表面復帰する
• 各シャント出力は8本のF.Cu-In1.Cuマイクロビアで内層へ移し、IC1/2はIn1.Cuと2.0mm In2.Cu、IC3はIn1.Cuと2.0mm B.Cuを並列使用する
• 回路図上の3相PGND端子はバッテリマイナスGNDへ接続し、PCB上では電力帰路領域として分離配置する
• Power Blockの露出パッド27はVINであり、8本/層の充填済みマイクロビア列で並列電力層へ接続する。PGNDはピン12〜20の外側に各相6本の0.30mmドリル貫通ビアを置き、4層GNDへ局所接続する
• SWノードの表裏面積は必要最小限とし、裏面GND/PGND面を不用意に分断しない
• 発熱部品直下では細い信号配線を横切らせず、ビア配置と銅箔の熱流路を先に決める
• dsPIC U1と三相Power Block IC1〜IC3はリフロー実装面を揃え、すべて表面実装とする
• eFuseのR38、Q2/Q3、Q4/R44、D14は表面に残し、大電流経路と放熱銅箔を連続させる
• TPS48111 U6とR39〜R43、C24〜C27は裏面へ配置し、CS+/CS-、GATE、SRC、BSTを短く引く
• U6周辺はQ2/Q3直下の裏面放熱面を避け、FETタブ直下には部品や細い信号配線を置かない
• TPS542025、L3、C12〜C15、R25/R26は裏面左上にまとめる。SW-L3間は2.0mm In1.Cuと、両端各3列の充填済み積層マイクロビアで接続する
• IC5の保護後VBAT入力は長い0.20mm配線を電力経路に使わず、3本のB.Cu-In2.Cuマイクロビアと1.0mm In2.Cu専用配線でeFuse出力主幹へ接続する
• IC5のGND周囲は表裏GNDへサーマルビアを接続し、SWノードの層間遷移は上記3列だけに限定する

PCB製造指定

• 4層、板厚1.6mm。外層2ozを目標、内層1oz以上とし、内層2ozを選べる場合は優先する
• 0.10mmレーザーマイクロビアは充填・銅キャップ必須。F-In1 / In1-In2、およびIC3のIn2-B積層構成を製造前DFMで確認する
• eFuseのR38両端とQ2/Q3ソースは各8本、Q2ドレインは16本、Q3ドレインからB.Cu主幹は0.30mmドリル貫通ビア6本とする
• DRCは電流容量を検証しないため、12.5A連続試験ではシャント-Power Block間、eFuse FET、Power Blockケース温度を個別に測定する

データシート準拠の配置ルール

• TPS48111-Q1はR38の電力経路とCS+/CS-を分離し、U6までKelvin配線する
• TI Figure 9-19と同様に、Q2/Q3は共通SRC銅箔を挟んで隣接させ、U6・R38・C26・ゲート部品を一つの局所ブロックとして扱う
• U6のGATE/SRC/BSTは大電流配線との共用や迂回を避ける。配線だけで短絡回避できない場合は、周辺受動部品を再配置して専用の短い経路を先に確保する
• 現配置ではBSTをIn2.Cu、SRCのU6側逃がしをIn1.Cu、GATE本線とR41枝をIn2.Cuへスタッガビアで分離し、QFN右側での交差を避ける
• CS+/CS-はR38の電力ランドから直接分岐せず、検出点から独立した細いKelvinペアとしてU6へ戻す
• Q2/Q3の共通ソース、GATE、SRC、BSTループを短くする。C26は裏面(62.5, 93.2)mmへ再配置し、旧斜めゲート幹線を外してBST/SRC/GATEの引き直し空間を確保する
• Q2/Q3の狭いソース端子は複数の短いネック配線で引き出し、広い銅箔へ合流させる
• eFuse出力の階層ネットVBAT_OUTはPCB上で親回路の/VBATへ統合する
• J4からR38は隣接GND端子の外側を2本の0.7mmネックで回し、R38出力も2本でQ2ドレインへ接続する
• Q3ドレインから直近VBAT容量までは2.0mm主幹と複線ネックを使用する
• TPS542025は入力C12 → IC5 → SW/L3 → 出力C14/C15の高di/dtループ順に配置する
• C13はBOOT-SW直近、R25/R26はL3の出力側かつSW銅箔から離れた静かな領域に置く
• dsPICのVDD/AVDD/HVDDデカップリングは対応電源ピンとGNDピンの同一面・6mm以内を目標にする
• R19〜R21の電力端子とINA293入力用Kelvin端子を混在させず、IN+/IN-を対称・並走で引く
• CSSK0612は回路図pin 1/4を大電流ランド、pin 2/3をKelvinランドへ割り当てたリポジトリ内修正版フットプリントを使用する
• R19〜R21は大電流ランドをPower Block側、KelvinランドをINA293側へ向ける
• INA293は各シャントの静かな側へ寄せ、PHASE/SW銅箔との並走を避ける
• In1.Cuは制御側GND面を主体とし、Power BlockのPHASE/SW直下には広げない
• In2.Cuは信号逃がしと局所銅箔に使い、dsPICの微細ピンからは短い表層ファンアウトの後にスタッガ配置したビアで移る
• Microchip Appendix Aの4層例にならい、内層は全面一枚ベタではなく、電力段・制御段・信号チャネルを機能ごとに分割する

配置判断の参照資料:

• TI TPS48111-Q1 data sheet, Figure 9-19
• TI TPS542025EVM-745 User's Guide, PCB Layout
• Microchip dsPIC33CDVC256MP506 Family Data Sheet
• Microchip dsPIC33CDVC256MP506 Motor Control Development Board User Guide, Appendix A
• TI INA293 product data sheet

Q5DC_DMMフットプリントのpad 28〜43は、分割ペースト開口を 誤って独立F.Cuパッドとして定義していたため、番号なし・F.Paste専用へ修正した。

基板外形は約133.40 x 63.75mm。4層化、主要電力配線、制御側GND/VDDゾーン、 Power BlockのPGNDサーマルビア、eFuseのBST/SRC/GATE局所配線、 TPS542025のEN/UVLO分圧R34/R35まで反映済み。

2026-08-21 最終配線チェック

• 108フットプリント、2029トラック、263ビア、2ゾーン
• KiCad DRCを--all-track-errors --schematic-parity付きで実行
• 未配線: 0
• 短絡、トラック交差、通常/穴クリアランス、トラック幅、サーマル不足: 0
• 基板警告72件はシルク67件とダングリング5件のみ
• ダングリング5件は、接続維持が必要なTEMP_BOARD/RP72枝、幅違いで合流する EFUSE_SRC、VBATの電流・熱スティッチであり、電気DRCエラーではない
• 回路図パリティの残り46件は主にフットプリントのライブラリ接頭辞、 Description/Datasheetなどの属性差。ネット競合、Missing/Extra footprintは0
• ERCは33件。主にeFuse追加部のオフグリッド端点、dsPIC電源ピン型、 同一配線上の複数ラベルに関する警告で、製造前に回路図側の警告整理を行う

13. まだ決める項目

14. 現時点の暫定仕様まとめ

MCU: dsPIC33CDVC256MP506
MOSFET: CSD88599Q5DC ×3
Buck: TPS542025
5V: CAN/周辺用
3.3V: dsPIC内蔵VREG中心
電流検出: INA293A2 + 2mΩハイサイドシャント ×3
ローサイド検出: 未実装枠
入力保護: TPS48111-Q1 + 60V Nch MOSFET ×2
通信: 内蔵CAN FDトランシーバ
CAN ID: 4bit DIP
LED: PWR / RUN / CAN / FAULT / ARM
通常評価: 2S〜4S
6S: 評価扱い
常用電流目安: 12A級
短時間電流目安: 20A級