Esp32c6-pico

ESP32-C6 Pico · Rev A

2026-09-11 第一版 PCB 提交快照：保留用户在居中后对 R19、R15、局部短线及图形的继续调整；R19 / R15 当前坐标为 (115.70, 120.40) / (115.70, 122.36) mm。已重新填铜并同步贴装坐标、二维预览和报告，ERC 0、DRC 错误 0 / 丝印警告 1、未连接 0、一致性问题 0，QA 39/53。见 当前提交记录。以下居中对比及旧 3D 图保留为历史记录。

2026-09-10 最新 PCB 微调：以用户已基本完成的第一版 layout 为输入，USB 向右 1.00 mm、两颗按键各向右 0.50 mm，均对齐板框中心 X=110.00 mm；按键间距及纵向位置不变，RST / BOOT 文字跟随移动，D2 位号丝印隐藏。为避让孔位及器件庭院，D4 向右 0.20 mm / 向下 0.10 mm、R15 向右 0.50 mm，局部修整短线；其余器件位置及板框、射频、晶振、禁布区不变。原理图和电路网络未改动，过孔仍为 89 个。重新填铜后 ERC 0、DRC 错误 0、未连接 0、一致性 0，保留输入已有的 1 项板头丝印警告；QA 39/53，无新增失败项。贴装坐标、二维预览和当前原理图导出的网表已更新，旧 3D 图为历史记录。见 修改记录 与 前后对比；以下先前轮次的数据仅作历史参考。

2026-09-10 最新（仅原理图）：RGB 控制已由 GPIO21 切回 GPIO8（U1.14，与 J2.7 共用），GPIO21（U1.34）标记不连接。已按用户确认对齐官方 DevKitC-1 v1.4：R9 = 3.3 kΩ 将 GPIO8 上拉到 3.3 V，R19 = 10 kΩ 将二极管阳极侧数据节点上拉到 5 V，R15 = 0 Ω 串联接入 DIN。保留两颗上拉，D6 阴极朝 GPIO8；R9 / R15 的阻值、BOM 和检查条件均已同步。ERC 0，主控外围实线检查全部通过。PCB、布局和贴装坐标未修改，尚未同步这次 GPIO8 变更；既有 DRC / QA 报告不是新原理图的一致性验证。最新网表、BOM 和两页预览已更新；设计清单同时修正输入原理图已有的 J3 脚序及 D2 封装字段偏差，未改动这些电路。见 GPIO8 原理图记录 与 RGB 局部预览。

以下布局轮次和检查数字为历史记录；当前原理图与 PCB 的同步状态以上述说明为准。

当前 PCB 为 18.0 × 29.0 mm、四层、标称 0.8 mm，使用 ESP32-C6 QFN40、4 MB 外置 Flash、横向陶瓷天线与原生 USB Serial/JTAG。已按最新原理图移除 USB 的 R12、R13、C27、C28 并完成 USB 直连布线；RGB 灯改用二极管加 5 V 上拉驱动，不再使用电平转换芯片。

2026-09-10 此前 RGB 驱动同步：按官方 ESP32-C6-DevKitC-1 v1.4 的方式，用 D6（1N4148WS / SOD-323）+ R19（10 kΩ 上拉到 USB 5 V）替换 SN74LV1T125 电平转换器，删除 U4、其去耦 C26 和 GPIO21 下拉 R16；R15 = 330 Ω 移到 D2 的 DIN 焊盘旁，原来绕过 D2 的数据绕线一并删除。庭院净省约 10 mm²，背面原缓冲器口袋基本腾空，少一个 IC 料号。电平按二极管压降核算（高电平约 3.9 V > 0.7 × VDD，低电平约 0.7 V < 0.3 × VDD，10 kΩ 上拉上升沿约 105 ns），尚未上电或用示波器实测。范围、基线对比与哈希见 RGB 二极管驱动记录，局部对比见 改动前后对比图。

2026-09-10 此前 USB 同步：删除 R12 / R13（22 Ω 串阻）和 C27 / C28（选装电容），U1.18 / U1.19 直接连接 USB_D− / USB_D+；保留 USB-C、CC 下拉及 D4 静电保护。清除两条电容支路及其过孔，简化主控附近走线；保持 0.15 mm 线宽、每根数据线两次换层，不增加蛇形补偿。

当前 59 个器件位、55 个默认装配；ERC 0、原理图一致性 0。PCB 仍处在重排右排针（J3）的过程中，DRC 5 项违规、9 项未连接、QA 45/53：既有的 MCU 7/9 个中心地孔两项检查、匹配网络共轴、天线/晶振间距，加上尚未连上的 7 条 J3 网络、3 个未盖油过孔和 R14 旁一处 +3V3 间距。这些项与 RGB 改动前的同一工程基线（DRC 5、未连接 9、QA 44/52）逐项一致，本轮没有新增违规，但投板前必须先完成 J3 布线并清零。除本轮 RGB 三件外，其余器件的位置、角度、安装面和封装不变；BOM、坐标、原理图和 PCB 预览已更新，详见 RGB 二极管驱动记录 与 USB 同步记录。尚未进行实板 USB、RGB 或射频验证。

以下引脚同步及布局调整记录为历史状态；当前器件数、USB 与 RGB 电路以上面两段为准。

2026-09-10 此前引脚同步：J2 / J3 全部 24 个脚位已按用户修改的原理图更新，信号、电源和接地均已连通，包括 GPIO5（U1.11 → J2.4）。左列从板头依次为 GPIO2–GPIO11、3V3、GND；右列为 GPIO1、GPIO0、GPIO15、TX、RX、GPIO18、GPIO19、GPIO20、GPIO22、GPIO23、5V、GND。背面功能丝印、设计清单、原理图预览及 PCB 预览已同步。

全部 64 个器件的位置、角度、安装面、封装和装配状态均保持输入状态；板框、logo、禁布区，以及 RF、晶振、USB、Flash 等非排针网络的原有铜线几何保持不变。重排排针支路，同时接回输入板已断开的 C8/C9/C10 3V3 支路，恢复 64 个器件的原理图关联路径。为分隔的表层地铜补充四颗接地过孔，Y1.2 最近地孔距离改善为 0.65 mm；另将一颗原有 VBUS_USB 过孔明确设置为双面盖油。过孔从本次实际输入的 122 颗变为 130 颗。

当前 ERC 0、DRC 违规 0、未连接 0、原理图一致性 0；独立 QA 48/52。没有新增失败项；保留四项既有失败：MCU 中心地孔仍为 7/9（两项检查）、天线匹配器件共轴及天线/晶振 8.5 mm 间距目标。最新报告与输入基线见 引脚同步记录；尚未进行实板或射频验证。以下收窄记录属于本轮之前的历史状态，旧脚位和 GPIO5 待连状态以本段及下方接口表为准。

2026-09-10 左侧收窄：板框现为 18.0 × 29.0 mm，左板边与 J2 同步右移 2.00 mm（四个 0.50 mm 步长），面积由 580 降至 522 mm²，减少 10%。J2 / J3 中心 X 为 102.25 / 117.75 mm，列中心距 15.50 mm；针距仍为 2.00 mm，焊盘铜到两侧板边仍各 0.575 mm。为避让左排针，仅另调整背面的 C8、C28、R8，其他 60 个器件保持位置、安装面和封装，L2、RF/晶振走线及 USB 数据主干保持不动。J2 第 4 / 5 脚改为 GPIO2 / GPIO1，原理图、设计清单及背面丝印已同步。

历史收窄轮次的待连状态（本轮已完成）：当时按用户要求保留 GPIO5，U1.11 → J2.8。 U1 焊盘中心为 (106.5625, 115.20) mm，J2 焊盘中心为 (102.25, 128.00) mm；该网络已清除未完成的线头，打开 KiCad 后可直接按飞线补接，信号宽度为 0.15 mm，In1.Cu 继续留作 GND。当前 ERC 0、DRC 违规 0、原理图一致性 0、未连接 1；QA 45/52。QA 保留原有六项失败，新增的一项失败就是这条明确预留的连接，未放宽检查。总过孔由 125 减至 124。完成 GPIO5 后须重填铜并重新运行 DRC / QA；当前不是已全部布线的生产文件。范围、备份与端点见 18 mm 收窄记录。

2026-09-09 历史 L2 调整：L2（2 nH、0402）移至 B.Cu，从 (102.10, 113.00) mm 移到 (111.55, 112.65) mm，腾出正面左排针旁的原占位。其余 63 个器件、全部信号线、板框、禁布区和两个 logo 均保持输入状态；C11/C19/C20 保持正面。只调整 +3V3 / V3A 的局部连接，移除原输入过孔，新增一颗双面盖油的输出过孔，总数仍为 125。到 U1 两个供电脚的路径约 3.7–3.9 mm（含标称 0.8 mm 过孔贯穿长度）。填铜后 DRC 0、未连接 0、一致性 0；QA 46/52，较本次实际输入的 45/51 新增一项通过检查，原有六项失败不变。BOM 器件信息不变，装配坐标和正反面预览已同步；射频与供电表现尚未实测。该轮范围、备份和验证见 L2 迁移记录，后文各轮数字保留为历史记录。

2026-09-09 封装替换：U3 改为 W25Q32JVSNIQ、150 mil SOIC-8（3.9 × 4.9 mm 本体）；D5 改为 at820_tiga 的 BAT760-7 / SOD-323，保持防反灌方向。U3 向左 0.20 mm、向板头 0.10 mm，C6 向右 0.10 mm，D5 中心不动；其余 62 个器件的封装、位置和安装面不变。板框、射频、晶振和 USB 数据线几何保持不变。SOIC 引脚焊盘较长，占位略增；D5 庭院占位约减少 39%，本轮没有缩小板框。

本轮已重新导出网表、ERC、填铜、DRC 和独立 QA：ERC 0、DRC 0、未连接 0、一致性 0；QA 45/51，无新增失败项。修改前实际文件重新检查为 43/49，保留 MCU 接地孔数量、匹配网络共轴、天线/晶振间距、晶振接地孔距离、MCU 散热孔清单及一颗普通过孔未显式双面盖油六项既有失败。SOIC-8 没有中心焊盘，工艺目标改为仅 U1 的 9 孔，当前实有 7 孔；没有降低 U1 的要求。具体变更、哈希与基线见 封装替换记录。

F1 已按用户要求删除：原理图和 PCB 均移除 1206 自恢复保险丝，USB 的 VBUS_USB 直接连接 D5 阳极，取消 VBUS_FUSED 网络。移除绕到板尾 F1 的走线，保留 D5 防反灌；其余 64 个器件的位置、安装面和封装不变。BOM、装配坐标及预览已同步，默认装配由 59 个减为 58 个。删除后的 ERC、DRC、未连接和原理图一致性均为 0；QA 仍为 45/51，六项既有失败不变。删除 F1 时的检查结果为历史记录，最新结果见上方引脚同步记录。

2026-09-09 历史原理图复核：已对照 docs/ 的 WROOM-1 / WROOM-1U 模组图，将晶振串联器件 L4 = 24 nH 更正为 R18 = 0 Ω、0402 电阻，对应模组图的 R4；原理图符号、PCB 封装、BOM 和检查条件均已同步。另记录 VDDA3P3、VDDA1/VDDA2 的本地去耦差异。重新填铜后，ERC 0 项、原理图一致性 0 项、未连接 0 项；DRC 仍有原有 2 项，独立 QA 43/48 通过。详细依据与风险见 外围电路复核。下文跳过 QA 的描述属于此前布局轮次。

天线本体在板头右侧横向放置，末端铜箔向左展开、保持开路；板头全层不铺铜区域为 18.0 × 3.8 mm。AE1 馈电焊盘与 R6 对齐，正面馈线直接向下连接，不再从匹配网络折返向左。Codex 图标移至左侧；Flash U3、USB TVS D4 和排针位于背面，两颗按键位于正面。

六颗 Flash 串联电阻 R17、R1–R5 已改为 0402，在背面排成一行，中心间距 1.20 mm。Flash U3 与 TVS D4 各向 USB 方向移动 0.80 mm，为焊盘外过孔和这排电阻留出空间；板框不变。C7 在主控 VDD_SPI 扇出旁的正面，C13 位于 3.3V 供电脚附近，保留短去耦连接。RGB 驱动改为二极管电平转换后，D6 占用背面原缓冲器位置，R19、R15 移到 D2 右侧的正面空位，DIN 与数据节点的绕行走线随之删除。排针功能标注统一保留在背面，正面左侧的重复标注已清除。

2026-09-09 历史板宽调整：在天线右移后的 20.5 × 29 mm 版上，将左右板边各收窄 0.25 mm，当前板框为 20 × 29 mm，面积从 594.5 mm² 降至 580.0 mm²（减少约 2.44%）。两列排针位置与 18.10 mm 列间距保持不动，焊盘外缘距两侧板边均为 0.275 mm，满足当前 0.25 mm 规则。器件、过孔及走线几何保持输入版本。贴装坐标原点同步更新到新板框左下角 (99.00, 137.50) mm。

2026-09-09 排针内移：板框保持 20 × 29 mm，J2 向右、J3 向左各移动 0.30 mm，两列中心距由 18.10 mm 改为 17.50 mm。J2 / J3 中心 X 分别为 100.25 / 117.75 mm，针距 2.00 mm、脚号与网络顺序不变。焊盘铜外缘距左右侧边各 0.575 mm；按封装标称 2.00 mm 宽塑料座计算，本体距侧边各 0.25 mm。背面引脚标注及相关局部走线已同步调整，最新预览与装配坐标位于 output/。

重新填铜后，DRC 0 项、未连接 0 项、原理图一致性 0 项；独立 QA 44/49 通过，新增的排针边距检查通过，其余五项失败均在修改前存在。旧 output/qa.json 的 PCB 哈希与输入文件不符，因此已对原始备份重新建立基线（43/48），未沿用旧报告中的两项孔距违规。当前剩余项为 MCU 接地孔数量、天线匹配器件共轴、天线/晶振间距、晶振接地过孔距离及 11 个散热孔清单。范围与基线对照见 排针内移检查记录。

天线与晶振名义本体边缘最近距离约 5.070 mm，低于历史 8.5 mm 项目几何目标；与本次输入 PCB 一致。该历史门槛保持不变，当前独立 QA 据此报告失败。射频和晶振信号仍在正面且不换层，晶振规则区保留；3.8 mm 净空及右侧天线布局尚需实板射频验证。

正面天线旁原 2.4 GHz / NO COPPER 丝印替换为 Codex 图标；背面加入用户个人 logo 的单色人物图形，并将 REV A 移到旁边。两个 logo 都是可编辑丝印图形组，背面按正常观看方向镜像放置。原图、SVG、来源和尺寸记录见 docs/logo/README.md。

直接用 KiCad 10 打开 esp32-c6-pico.kicad_pro。如编辑器仍显示修改前的内容，请关闭旧窗口并重新打开磁盘文件，避免旧窗口覆盖新文件。

当前封装约定：射频匹配的 6 个电阻/电容保持 0201，其余全部 35 个电阻/电容统一 0402，包括 C19、C20、C23 等大容量电源电容及 Flash 串阻。容量、阻值、网络和 DNP 状态保持不变。大容量电源电容保留最低 10V 额定耐压要求，实际料号与偏压下的有效容量仍需核对。变更清单见 POWER_PASSIVES.md 和 全部阻容封装表。

主原理图已把 ESP32-C6 的供电去耦、上电复位、BOOT、晶振、Flash、USB 直连引出、UART 与 RGB 驱动沿芯片引脚用实线连接。电源输入、USB 接口与排针位于第二页。USB 数据引脚已与第二页的同名数据网络直接连接。

此前尝试了 18 × 30 mm：目标尺寸的器件摆放可以容纳，但布线候选仍有 18 处未连接，该轮主工程保留了 20.5 × 32.5 mm，后续从板头收短到 32.0 mm。此前候选、剩余问题和原始检查结果见 SHRINK_TRIAL.md。

已完成的电路

• USB-C 正反插数据连接、CC1/CC2 独立 5.1 kΩ 下拉、USBLC6-2SC6 静电保护；数据线直接连接主控，已删除 22 Ω 串联电阻及选装 EMI 电容。
• AP2112K-3.3 稳压、输入保护、肖特基防反灌、主电源及各供电脚的去耦；RF 电源使用独立 LC 滤波。
• CHIP_EN 的 10 kΩ / 1 µF 上电延时，RESET、BOOT 按键，GPIO8/9 上拉与 UART0 备用下载接口。
• W25Q32JVSNIQ、SOIC-8 150 mil 外置 Flash，真正接通 VDD_SPI；40 MHz / 8 pF 晶振，两个外壳脚接地，并保留负载调试与 R18 = 0 Ω 串联电阻。
• 芯片端 CLCCL 射频网络、天线端 π 网络、低电容 ESD 选装位，以及陶瓷天线开路端调谐铜箔。
• WS2812B-2020 RGB 灯：原理图改由 GPIO8 经 D6（1N4148WS）与 R19（10 kΩ 上拉到 USB 5 V）驱动，R9 = 3.3 kΩ 保留 GPIO8 的 3.3 V 上拉，R15 = 0 Ω 接入 DIN，控制引脚和三个电阻值已按官方 v1.4 对齐；PCB 待用户同步。

检查与交付文件

当前原理图 ERC 0、实线检查通过，见 output/rgb-gpio8-schematic.json。PCB 尚未同步本次 GPIO8 变更；output/drc-final.json 和 output/qa.json 保留此前布局结果，下文各日期记录保留当时状态。

2026-09-09 历史排针内移轮次使用 KiCad 10.0.6 重新填铜并检查：DRC 0 项、未连接 0 项、原理图一致性 0 项；独立 QA 44/49 通过，无新增失败项。本轮未修改原理图，既有 ERC 报告为 0 项。当前报告为 output/drc-final.json、output/qa.json 和 output/headers-inward.json；output/layout-20x29mm.json 及此前两项孔距违规的记录属于历史轮次。

原先 65 项一致性报错来自 PCB 器件字段缺失。现已按原理图为 65 个器件同步 141 处字段，包括 MPN、AssemblyNote 和 Datasheet；新增字段隐藏显示，保留封装库自带的额外字段。原理图、网络连接、封装、器件值和 DNP 状态保持不变。已重新填铜，并在重新加载磁盘 PCB 后启用 --schematic-parity 验证为 0 项；QA 新增逐字段比较与一致性报告检查，后续 DRC 命令也必须带此参数。

USB 保持简洁路径，没有加入蛇形等长补偿。两根线在按键上方换到底层，经过靠近连接器的 TVS，再换回正面连接 USB-C 焊盘。接受自然扇出带来的少量长度差；QA 长度统计区分铜层，并计入标称过孔贯穿长度。

全板信号走线统一为 0.15 mm（含 USB、射频、晶振及芯片扇出），非 GND 电源走线统一为 0.20 mm；GND 保留原有线宽。Power 网络类覆盖 +3V3、+5V、V3A、VBUS_USB、VDD_SPI，其他信号使用 Default。自定义规则同时限制最小和最大线宽，独立 QA 核对每段走线与实际网络类；相关局部路径已按新宽度调整。线宽统一不代表阻抗或载流能力已经实测达标。

外围焊盘内的过孔已改为焊盘外短线扇出，并检查正反面的阻焊开窗；孔边间距至少 0.10 mm。当前仅允许 U1 中心接地焊盘的 9 个填孔盖铜过孔，实际清单为 7 个；SOIC-8 U3 无中心焊盘。为腾出局部扇出空间，调整了 C7、C11、R2、R3、R7 的位置；同批调整的 C27、R16 已在后续 USB 与 RGB 简化中删除。

板上共 59 个器件位，默认装配 55 个。默认不装 D1、L3、C17、C18。3D 图为布局示意，部分标准库封装缺少 3D 模型；器件是否装配以 BOM 和二维装配图为准。

接口与下载

从正面看，USB 朝下、天线朝上时，J2 在左、J3 在右，两列 1 脚均靠近天线；从背面观察时左右对调，编号不倒序。排针塑料座和长针在背面，正面为焊接端。针距为 2.00 mm，两列中心距为 15.50 mm；这些尺寸不能按 2.54 mm 面包板间距处理。

*5V 引脚实际电压等于 USB 电压扣除 D5 压降，不是精密 5.00 V。USB 电源直接经 D5 给稳压器和 5V 引脚供电，板上不再设置自恢复保险丝；RGB 灯与其 10 kΩ 上拉接 USB 原始电源。3V3/5V 引脚按电源输出使用，不要在连接 USB 时再向这些引脚注入外部电源。所有 GPIO 为 3.3 V 逻辑。

USB 下载使用芯片内置 USB Serial/JTAG（GPIO12=D-，GPIO13=D+）。需要手动进入下载模式时：按住 BOOT，点按 RESET，再松开 BOOT。UART0 备用下载时，使用 3.3 V 电平的串口适配器，交叉连接 TX/RX 并共地。GPIO4、5、8、9、15 是启动配置脚，外接电路不能在复位时强制成错误电平。

设计边界

这是一版用于验证的样板设计，尚未进行上电、测温或射频实测。横向天线、轴向开路端铜箔、18.0 × 3.8 mm 净空和缩短后的地平面均属于本工程的样板选择；3.8 mm 不是厂商保证的最小净空，原参考板的增益、带宽和方向图不能直接套用。匹配、效率和通信表现需在实际板卡及外壳中验证。

射频匹配、晶振负载与名义阻抗均需结合实际叠层、装配和外壳确认。U1 的中心散热焊盘内孔须填孔盖铜，当前 7 孔尚未满足 9 孔目标，普通盖油不能替代；具体工艺与实板验证要求见 FABRICATION.md。

tools/ 保留了设计过程与验证脚本。verify_design.py 可重跑网络与规则核对；布局生成和布线脚本会重建或修改 PCB，不能当成对最终布线无损的更新命令。

依据

• Espressif ESP32-C6 原理图设计指南：供电、启动配置、晶振、USB 与射频匹配。
• Espressif ESP32-C6 PCB 布局指南：接地参考层、芯片底部接地、射频与时钟路径。
• 工程内 docs/C127611_CAA3DCCF3A021118096CAD99FC50242A.pdf，Walsin ASC_RFANT5220110A0T_V13 第 3–4 页：天线焊盘、开路端铜箔与测试板几何。
• Eaton E9X 数据手册：Y1 的频率、负载、电气规格与引脚。
• Diodes 1N4148WS 数据手册：RGB 数据电平转换二极管，SOD-323、VF ≤ 0.715 V @ 1 mA、CT ≤ 2 pF。
• 工程内 docs/esp32-c6-devkitc-1-schematics_v1.4.pdf 第 2 页：官方 RGB 驱动使用 D11（1N4148W）+ R29（10 kΩ 上拉到 VCC_5V）+ R17（0 Ω），本板据此改用同一结构。
• Nexperia PESD5V0F1BL-Q 数据手册：低电容天线 ESD 选装器件。