This repository contains the software and architecture for old Krone SplitFlap Displays. It works by using an ESP32 as a Master and then daisychains all modules using a daughter board for each element.
Master is an open-source printed circuit board by TenOfNine, from the TenOfNine/SmartKroneSplitFlap repository on GitHub. It is a 2-layer board of 68 × 54 mm with 37 parts on 26 nets, routed with 343 tracks and 112 vias.
It is built around the 74LVC1G17Z, TP8485E-SR and AO3401A, with the SM712 among its other parts. Its parts include 8 resistors, 5 capacitors, 4 connectors, 3 ICs and 2 diodes. It belongs with the ESP32 and RISC-V boards of this library.
KiCad-Projekt der Modulsteuerung (eine je Anzeigenmodul).
Stand: geroutet (2 Lagen, DRC 0 Fehler), Fertigungspaket committet unter
manufacturing/, bei JLCPCB in Auftrag.
3D-Vorschau (tools/gen_daughtercard_pcb.py --render):
| Oberseite | Unterseite |
|---|---|
 |  |
Vollauflösung Schaltplan: docs/daughtercard.pdf ·
ERC: 0 Fehler / 0 Warnungen (gen_daughtercard_sch.py --erc, in der CI geprüft)
| Datei | Herkunft |
|---|---|
symbols/krone.kicad_sym | generiert von tools/build_krone_symbols.py aus der KiCad-9-Bibliothek. Alle 15 im Schaltplan verwendeten Symbole, abgeflacht. Nicht von Hand bearbeiten. |
sym-lib-table | projektlokale Bibliothekstabelle, bindet krone über ${KIPRJMOD} ein |
daughtercard.kicad_sch | generiert von tools/gen_daughtercard_sch.py aus Netzliste (docs/schaltplan-daughtercard.md Kap. 6) und Footprint-Tabelle (T5) |
daughtercard.kicad_pro | Projektfile: projektlokale sym-lib-table + Netzklassen (AC, RS485, Power) aus Schaltplan Kap. 8.2 |
daughtercard.kicad_pcb | Erstplatzierung von tools/gen_daughtercard_pcb.py (System-Python, pcbnew), danach vom Betreiber feinjustiert und mit tools/route_daughtercard.py (FreeRouting + finish_routes.py + Masseflächen) verdrahtet. Maker-Mark / schwarz-weiß-Lagenaufbau von tools/add_silk_marks.py. |
manufacturing/ | committetes Fertigungspaket (Gerber, Bohrdatei, Zip, BOM, CPL, README) von tools/gen_manufacturing.py. |
daughtercard.net | generiert (--netlist), nicht versioniert. PCB-Netzliste. |
source .venv/bin/activate
python tools/build_krone_symbols.py # nur bei Änderung der Symbolauswahl
python tools/gen_daughtercard_sch.py --erc --pdf --png --netlistVorsicht bei der .kicad_pcb: Die Generatoren vergeben bei jedem Lauf neue
UUIDs. Solange die Platine noch nicht platziert/geroutet ist, gilt: .kicad_sch
.kicad_pcb nach einer Netzlistenänderung gemeinsam neu erzeugen und committen.
Sobald die .kicad_pcb platziert/geroutet ist (aktueller Stand), wird sie
nicht neu erzeugt — eine Netzlistenänderung erfordert stattdessen ein
UUID-Remapping der Footprint-Pfade (siehe Commit „F1 → 0-Ω-Brücke") und danach
tools/route_daughtercard.py. Details: docs/layout-daughtercard.md.| Flag | Ausgabe |
|---|---|
--erc | docs/erc-daughtercard.rpt |
--pdf | docs/daughtercard.pdf |
--png | docs/daughtercard.png (Vorschau ohne Rahmen, für GitHub) |
--netlist | daughtercard.net (PCB-Netzliste, nicht versioniert) |
--check-only (bzw. --check bei build_krone_symbols.py) prüft ohne zu schreiben —
für die CI (T10). Der Check umfasst: jeder Pin an genau einem Netz oder NC, jedes
Bauteil mit vorhandenem Footprint.
Netznamen tragen im Netlist-Export das KiCad-übliche Wurzelblatt-Präfix (/+5V,
/GND …), weil die Rails über lokale Labels laufen. Für den PCB-Import ist das
unerheblich; wer es ohne Präfix will, stellt die Rails auf Power-Symbole um.
Die Verbindungen werden über gleichnamige lokale Labels an den Pins hergestellt, nicht über gezeichnete Leitungen. Die Bauteile liegen in einem groben Raster, nicht handverlegt. Das ist bewusst so:
docs/schaltplan-daughtercard.md
Kapitel 5 (Prinzipschaltbilder) und Kapitel 6 (verbindliche Netzliste)..kicad_sch ist das maschinell erzeugte Abbild von Kapitel 6 für ERC,
Netzlistenexport und – nach dem Footprint-Schritt T5 – das Layout.Eine handverlegte, ablesbare Schaltplanseite kann später folgen; sie ist nicht Teil von T4.
Footprints sind allen 48 Bauteilen zugeordnet (FOOTPRINTS in
tools/gen_daughtercard_sch.py). Die Platine ist geroutet — Zonen, Netzklassen
(alle Bahnen 0,5 mm außer AC 1,5 mm), Masseflächen und die offenen Punkte mit
Layoutbezug stehen in docs/layout-daughtercard.md,
die JLCPCB-Bestückung in docs/jlc-bestueckung.md.
Die zwei Netzlisten-Entscheidungen aus T4 (P-1 Testpads, P-2 BAT54S) sind vom
Betreiber freigegeben, siehe docs/pruefpunkte-t4.md.
| Qty | Value | Footprint | References |
|---|---|---|---|
| 4 | MountingHole_3.2mm_M3 | MountingHole_3.2mm_M3 | H1, H2, H3, H4 |
| 3 | 100n | C_0805_2012Metric | C1, C2, C4 |
| 2 | 680R | R_0805_2012Metric | R2, R3 |
| 1 | +15V | TestPoint_Pad_D1.5mm | TP5 |
| 1 | +3V3 | TestPoint_Pad_D1.5mm | TP4 |
| 1 | 0R | R_0805_2012Metric | R7 |
| 1 | 100R | R_0805_2012Metric | R5 |
| 1 | 100k | R_0805_2012Metric | R8 |
| 1 | 10k | R_0805_2012Metric | R4 |
| 1 | 10u | C_0805_2012Metric | C5 |
| 1 | 120R | R_0805_2012Metric | R1 |
| 1 | 1k | R_0805_2012Metric | R6 |
| 1 | 47u | C_1206_3216Metric | C3 |
| 1 | 5V IN | TerminalBlock_Phoenix_MKDS-1,5-2-5.08_1x02_P5.08mm_Horizontal | J1 |
| 1 | 60R@100MHz | L_0805_2012Metric | FB1 |
| 1 | 74LVC1G17 | SOT-23-5 | U3 |
| 1 | ADER9 | TestPoint_Pad_D1.5mm | TP7 |
| 1 | ADER9 | SolderJumper-3_P1.3mm_Open_Pad1.0x1.5mm | JP1 |
| 1 | AO3401A | SOT-23 | Q1 |
| 1 | BUS OUT | IDC-Header_2x05_P2.54mm_Vertical | J2 |
| 1 | CHAIN_BUS | TestPoint_Pad_D1.5mm | TP3 |
| 1 | ESP32-C3 SuperMini | ESP32-C3-SuperMini | U1 |
| 1 | GND | TestPoint_Pad_D1.5mm | TP6 |
| 1 | IO RSV | PinHeader_1x04_P2.54mm_Vertical | J3 |
| 1 | Logo_GitHub | Logo_GitHub | GH1 |
| 1 | RS485_A | TestPoint_Pad_D1.5mm | TP1 |
| 1 | RS485_B | TestPoint_Pad_D1.5mm | TP2 |
| 1 | SM712 | SOT-23 | D2 |
| 1 | STEP-UP 5V->15V | PinHeader_1x04_P2.54mm_Vertical | J4 |
| 1 | TP8485E-SR | SOIC-8_3.9x4.9mm_P1.27mm | U2 |
| 1 | gruen | LED_0805_2012Metric | D1 |
It measures 68 × 54 mm and has 2 copper layers, 1.6 mm thick.
37 parts, built around the 74LVC1G17Z, TP8485E-SR, AO3401A and SM712. The full list of its parts is on this page, with links to each part's symbol and footprint where PCBKit's library has them.
From the TenOfNine/SmartKroneSplitFlap repository on GitHub, at the commit this page was made from: the board is hardware/master/master.kicad_pcb and its schematic hardware/daughtercard/daughtercard.kicad_sch. PCBKit opens the board in the browser, with nothing to install.
Its repository states no licence, so its author keeps all rights: ask TenOfNine before reusing the design.
TenOfNine/SmartKroneSplitFlap
This repository contains the software and architecture for old Krone SplitFlap Displays. It works by using an ESP32 as a Master and then daisychains all modules using a daughter board for each element.
tomrodinger/Raspberry_Pi_HAT_RS485
This is a Raspberry Pi HAT for RS485 communication with external devices and it should fit into any Raspberry Pi like Zero/Zero2W/3/4
Twisted-Fields/acorn-robot-electronics
PCB hardware designs in KICAD for Acorn, the precision farming rover from Twisted Fields.
EdgeCoil/wiegand-bridge
ESP32-S3 Wiegand reader bridge for Home Assistant: 4-layer board, BOM and ESPHome firmware.
GrizJW/helio-485
Helio-485 KiCad board: ESP32-C5, 2S 18650, solar input, 3.3 V, 12 V 2 A, RS-485 Modbus.
jiazhengfu912-lang/STM32-Isolated-RS485-DevBoard
STM32F103C8T6 isolated RS485 development board: KiCad schematic, PCB, 3D previews and engineering validation
louismomo66/field-eyes_pcb
Open fieldeyesv2.kicadpro in KiCad 9. The whole circuit is one flat schematic (fieldeyesv2.kicadsch): all 168 parts are on a single page, in four framed sections.